华为将三维芯片战略应用于手机
华为表示，麒麟9050系列已将LogicFolding技术投入量产，通过在相互连接的层间布置计算电路，使晶体管密度提升53.5%。在2026年10月13日于上海联秋湖研发中心举行的简报会上，该公司介绍了一种通过缩短信号在芯片内部传输路径来改进芯片的方式。
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华为报告称，与上一代相比，多核协同工作时CPU性能提升23%，图形渲染性能提升40%，人工智能算力提升140%。据称，规格更高的麒麟9050 Pro每平方毫米可容纳2.38亿个晶体管。
华为半导体业务无线终端芯片产品管理负责人徐松宇表示，该系列包含超过5000万个混合键合点和超过500万个有效信号互连。这些连接使不同层上的电路能够通过较短的垂直路径通信，而不必依赖沿平面延伸的较长路径。
这项进展意义重大，因为相关限制阻碍了华为获取全球部分最先进的芯片制造设备。尽管制造技术仍受到限制，华为正通过电路布局、连接方式和协同设计寻求改进。
该公司将Mate 90 Pro Max列为测试设备，并以Mate 80 Pro Max作为对比设备。华为公布的数据是其自行测得的；消费者仍需要独立测试，才能了解电池续航、持续游戏性能以及日常应用中的人工智能响应表现。
LogicFolding如何缩短传输路径
晶体管是一种微型电子开关。数十亿个这样的开关构成运行软件、绘制图形和处理数据的电路。它们的速度部分取决于信号在其间传输的快慢。
传统的制程缩放通过缩小特征尺寸，在给定面积内容纳更多晶体管。LogicFolding则将电路分布在多个有源硅层上，并以密集的垂直连接将其接合。原本需要跨越较长水平距离的连接，现在可以改为在不同层之间走较短的路径。
华为表示，这项设计将布局从一个有源层扩展为两个。其公布的测量结果显示，核心布线长度缩短20%，关键时序路径最长缩短70%。这些关键路径的延迟可能限制电路完成工作的速度。
徐松宇将这些芯片描述为由数块裸硅片（即裸片）组成，并共同设计成一颗完整处理器。从一开始，电路布局和连接就以三维方式进行规划，使各层能够高效分担工作。
更短的导线可以降低电阻和不必要的电气负载，让信号更快到达，同时消耗更少能量。堆叠也会将活动集中在更小的面积内，因此散热成为一项核心工程任务。
这些性能数据意味着什么
华为公布的提升涉及处理器的三个不同部分。CPU负责通用计算任务，GPU负责绘制图形，NPU则专为人工智能计算设计。CPU性能提升23%，意味着成绩达到此前水平的1.23倍；NPU算力提升140%，意味着达到此前水平的2.4倍。
该公司还报告了显著的功耗节省。在性能相当的情况下，其测量结果显示，NPU功耗降低66%，GPU功耗降低58%，CPU核心功耗降低41%。华为在10月的简报会上另行表示，麒麟9050 Pro大核CPU能效提升41%。
能效衡量单位能量所完成的工作量，功耗则衡量能量消耗的速度。两项指标需要分别设定测试条件。华为还表示，通过降低工作电压和时钟频率来帮助控制发热。
据报道，麒麟9050 Pro的规格包括九核CPU、主频3.1 GHz的主核、Maleoon 920 GPU和Da Vinci NPU。对手机用户而言，这些组件的实际价值取决于它们在长时间游戏、运行高负载应用或反复处理人工智能请求时的协同表现。
数百万个键合点连接各层
混合键合通过极其微小的电接点连接硅表面。华为表示，麒麟9050 Pro采用1.5微米的键合间距，也就是说，相邻连接点之间的距离约为千分之一点五毫米。
连接数量的说法需要仔细辨析。华为的详细数据列出超过5000万个键合点和超过500万个有效信号连接；10月简报会的另一种说法则称，超过5000万个连接构成高速互连通道。据报道，封装结构中承载有效信号的连接约占10%至15%，因此读者应区分物理连接总数与实际用于传输信号的连接数量。
制造这些连接需要极其精准的对准、晶圆减薄和表面平整处理。微小间隙或未对准的铜接点都可能损坏连接。当多个有源层必须协同工作时，良率，也就是制成芯片中能够正常工作的比例，尤为重要。
华为尚未公布麒麟9050 Pro的代工厂、制造节点、生产良率或完整的基准测试条件。这些信息有助于评估芯片的制造成本，以及所报告性能提升能否稳定复现。
人工智能模型占用更少内存
华为表示，麒麟9050系列能够运行一个拥有300亿参数的人工智能模型，额外内存占用为2.5 GB。参数是模型在训练过程中习得的数值，有助于模型生成答案。
该模型采用混合专家架构，通常简称MoE。这种架构将任务分配给模型中的专门部分，并针对具体任务激活其中选定的部分。与激活整个模型相比，这可以减少每次响应所需的计算量。
华为报告称，与上一代相比，模型加载性能提升25%，内存使用量减少75%。按这一对比，新一代所需内存为此前的四分之一。该公司将2.5 GB描述为额外内存用量，而非手机的总内存需求。
在手机上运行人工智能模型，可以在本地处理支持的任务，无需将每个请求都发送到远程服务器。对用户而言，加载时间和内存占用与算力同样重要：模型必须能与操作系统及其他应用共存，并且响应速度要足够快，才能发挥实用价值。
从5月发布到10月披露
华为于5月25日在2026年IEEE国际电路与系统研讨会上介绍了LogicFolding背后的总体理念。华为半导体业务总裁何廷波介绍了该公司所称的“Tau缩放定律”。
华为的Tau缩放定律公告提出将时间缩放作为半导体发展的指导原则。希腊字母tau表示时间常数，是衡量电路响应速度的一个指标。华为的方案旨在减少从单个器件到完整计算系统各个层面的延迟。
这项技术的推进经历了几个阶段：
- 2026年5月25日：华为发布Tau缩放定律，并表示秋季推出的麒麟芯片将率先采用LogicFolding。
- 2026年9月12日：据报道，搭载麒麟9050 Pro的Mate XT 2非凡大师在中国开始销售。
- 2026年10月1日：华为发布搭载麒麟9050 Pro的Mate 90 Pro Max典藏版。
- 2026年10月13日：华为在上海详细介绍该架构，并表示2027款麒麟芯片已进入测试阶段。
华为表示，过去六年间，公司在更广泛的Tau框架下设计并量产了381款芯片。徐松宇称，LogicFolding本身的探索始于四年前。该框架涵盖多种优化方式，而LogicFolding则是如今开始应用于麒麟产品的具体电路架构。
绕开设备限制，也伴随成本
华为的研发工作是在相关限制下进行的，这些限制阻碍其获取由荷兰公司ASML制造的先进极紫外光刻设备。这类设备有助于制造商加工极其微小的电路特征。台积电已开始量产采用2纳米制程的芯片，而华为正通过另一套制造与设计方案寻求性能提升。
Counterpoint Research副总裁尼尔·沙阿指出，发热、封装和生产良率是华为这一方案面临的主要考验。
“不过，这条平行发展的半导体路线尚未经过大规模验证。这种方法可能带来严峻的热限制和封装复杂性，进而影响制造良率。”沙阿说。
华为的财务数据体现了其投资规模。2026年上半年，研发支出达到1213.8亿元，同比增长25.2%，相当于营收的25.9%。同期净利润下降36%，至238.1亿元。
面向消费者的产品首先从高端市场推出。屏幕可折叠成三段的Mate XT 2已在中国上市，售价为19999元至24999元。华为还表示，自2023年8月麒麟芯片回归以来，搭载麒麟芯片的设备出货量已超过1亿部，为未来几代处理器提供了庞大的产品基础。
华为瞄准2027年和2031年
华为计划在2027年将混合键合间距从1.5微米缩小至1微米。若布局不变，两个方向上的间距同时缩小，理论上单位面积内的连接位置可增至约2.25倍。实际可用密度还取决于布线、电力输送和制造要求。
该公司表示，2027款麒麟芯片的测试硅片已实现超过1亿个垂直互连，徐松宇称测试结果符合预期。华为还提出在三年内将键合间距缩小至720纳米，并探索未来采用三层或四层有源层的设计。
华为为2031年设定的官方目标，是实现相当于14埃（即1.4纳米）制程的晶体管密度。密度描述单位面积内可容纳的晶体管数量。制造制程还决定晶体管的行为、功耗特性和生产要求，因此华为所述目标仅涉及芯片性能的一个方面。
DGA Group负责亚洲和美洲科技业务的负责人保罗·特里奥洛指出，制造良率、功耗、发热和器件性能方面仍存在挑战。徐松宇也将设计工具、制造偏差补偿、能耗控制、层间互连和基准测试方法列为仍待解决的问题。
为何这一目标不止于智能手机
华为的Tau框架还涵盖软件、处理器架构和大型计算系统。在芯片层面，该公司称要将软件与硅片协同设计，从而高效传输指令和数据。在系统层面，其UnifiedBus方案旨在减少名为SuperPoD的大型计算设备集群之间的通信延迟。
巴塞罗那超级计算中心主任马特奥·瓦莱罗表示，取得成功取决于应用、软件、处理器架构、内存和晶体管之间的协同。
“晶体管很重要，但如今更关键的是整个系统的运行表现。”瓦莱罗说。
这带来的考验远大于推出一款智能手机。数据中心必须确保众多处理器持续获得数据，同时管理通信、能耗和散热。华为表示，计划将LogicFolding拓展至企业计算领域，并于2030年前推出昇腾990人工智能芯片。
华为在国产人工智能计算领域的进展，也影响着英伟达在中国的商业机会。The Asia Group数字业务联合负责人兼合伙人乔治·陈表示，随着本土替代方案不断发展，英伟达在中国销售H200等先进芯片的窗口正在收窄。
目前，华为取得的具体进展是据称已将一款围绕紧密连接的有源层设计的处理器投入商业应用。接下来的关键节点包括2027款麒麟芯片、更高的键合密度，以及该架构在持续负载和更大规模生产中的表现证据。
要点
- 华为表示，麒麟9050芯片将LogicFolding技术投入量产，晶体管密度提升53.5%。
- 据报道，CPU性能提升23%，图形性能提升40%，NPU算力提升140%。
- 该设计采用两个有源层，键合点间距为1.5微米。
- 华为表示，2027款麒麟芯片正在测试，并计划将键合间距缩小至1微米。
- 该公司为2031年设定的目标，是实现相当于1.4纳米制程的晶体管密度。
- 发热、制造良率、设计工具和生产成本仍是关键工程挑战。
